赛题Chair
刘劲松
DFT专家
命题企业
上海亿瑞芯电子科技有限公司
价值阐述
芯片制造工序非常繁杂，要经历掺杂，氧化，光刻、刻蚀等数十上百道工艺程序，涉及化学、物理、机械等各种加工过程，每个环节都可能引入制造缺陷，使晶体管短路或断路进而导致不能正常工作。DFT
设计，就是在满足芯片正常功能的基础上，在芯片设计阶段通过增加电路，提高故障覆盖率，使定位问题点变得更容易，并且降低芯片测试的难度、时间成本和金钱成本。
赛题背景
SCAN 和 ATPG （Automatic Test Pattern
Generation）是目前芯片测试中重要的组成部分。
ATPG 的结果被用来作为芯片是否达到测试要求的重要标准。
ATPG 目前用来主要覆盖 Stuck-AT fault 和 Transition fault，同时也被用来覆盖 Path-Delay fault 和 IDDQ
fault。在先进工艺中，ATPG 的故障覆盖范围扩展到 Bridge fault，和 small delay fault。
同时
Cell Aware ATPG 的发展对 Yield 提升提供了巨大的帮助。
ATPG 测试主要借助于扫描链（SCAN chain）的插入。DFTEXP 工具套件可以提供功能强大的扫描链插入工具，配合 DFTEXP 的扫描链压缩 IP 及 ATPG
工具，可以实现项目整体对覆盖率的需求。
在实际项目执行过程中，扫描链插入会直接基于综合后的 netlist 执行。DFTEXP ATPG 工具支持自有的压缩电路，可以配合扫描链插入实现最大化的压缩比，以达到对 IO
资源最小的需求。
在扫描链插入过程中，可以通过调整扫描链长度，扫描链个数，甚至具体寄存器在不同扫描链中的位置，以达到 ATPG 的最佳效果。
扫描链插入后，可以执行 ATPG 工具生成 ATPG pattern，同时得到 fault
覆盖率结果。在出现覆盖率较低的情况下，可以通过适当修改电路（在保证不改变原始功能前提下），增加测试点，调整扫描链数量或者改变 ATPG 工具参数的方式改善覆盖率情况。
在改善覆盖率的过程中，一些采用的措施可能会带来 Run Time，Die Size 等的负面影响，所以需要在整体测试结果和测试成本之间寻求最合理的组合。
赛题描述
描述
本赛题需要参赛队伍在开源项目（RISC-V）netlist 上执行扫描链插入和 ATPG 流程，使用工具要求为 DFTEXP。参赛队伍需要在扫描链插入过程中，通过 ECO
的方式修正原始设计的 DRC 违例，并要求不能改变原始 function 功能。参赛队伍需要自行调整扫描链长度及数量，以及 ATPG 压缩 IP（CAT）的参数配置，以达到最优化的效果。
在
ATPG 过程中，要求参赛队伍使用压缩逻辑（CAT）以减少对 SCAN IO 的需求。参赛队伍应最大化的提升 ATPG 覆盖率，并对设计中对于覆盖率有负面影响的部分做一些修正（不能改变原始
function 功能）。
赛题
Case 标准输入包括 netlist（RISC-V）和标准库（std_cell library），该部分由出题方提供。除此之外，出题方会规定必要的设计参数，包括可用 IO 资源，需要覆盖
fault 类型，最终覆盖率要求，和总体测试时间需求（test cycle）。
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图1
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Scan Insertion 阶段，参赛队伍需要自行准备工具运行脚本，及参数配置，使用 DFTEXP SI 工具生成扫描链插入后的 netlist。在此阶段，参赛队伍需要自行修复 scan
insertion 阶段的 DRC 违例，并确保不触及原始 function 功能。扫描链插入后的 netlist（PostScan Netlist）属于需提交作品数据。
CAT IP Generation 阶段，参赛队伍需要自行准备工具运行脚本，及参数配置，使用 DFTEXP scantest
工具生成扫描链压缩电路（CAT）。在此阶段参赛队伍需根据赛题中对 IO 可用资源的要求合理配置 CAT 参数。在 CAT IP 生成结束后，参赛队伍需要使用综合工具对 CAT IP
进行综合并根据 CAT IP 的要求整合进扫描链插入之后的 netlist。CAT IP 及 CAT 数据（CAT Data）属于需提交作品数据。
CAT ATPG 阶段，参赛队伍需要自行准备工具运行脚本，及参数配置，使用 DFTEXP scantest 工具生成最终 ATPG 数据。最终 ATPG 数据（包括 log
file，report，wgl/stil 格式 vector，testbench）属于需提交作品数据。
所有工具运行脚本属于需提交作品数据。